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耗資2.5億美元的臺積電5nm技術(shù),到底有哪些不同?

在臺積電積極發(fā)展采用EUV技術(shù)的第2代7納米制程后,傳聞5納米制程將于2019年4月試產(chǎn)。臺積電憑借技術(shù)與龐大資本支出所鑄成的“氮氣加速系統(tǒng)”,讓其競爭對手望塵莫及。
   集微網(wǎng)消息(文/王凌鋒)現(xiàn)如今,晶圓代工行業(yè)可分為兩檔,臺積電一檔,其他公司一檔。在臺積電積極發(fā)展采用EUV技術(shù)的第2代7納米制程后,傳聞5納米制程將于2019年4月試產(chǎn)。臺積電憑借技術(shù)與龐大資本支出所鑄成的“氮氣加速系統(tǒng)”,讓其競爭對手望塵莫及。

耗資2.5億美元的臺積電5nm技術(shù),到底有哪些不同?
  第一代7nm讓臺積電正式領(lǐng)跑
 
  今年上半年,純代工領(lǐng)域的訂單量上,臺積電占了全球56%。隨著AMD、蘋果A13的青睞,臺積電有望將優(yōu)勢擴大到60%。而對手三星、GF、聯(lián)電、中芯國際都不到10%。臺積電2018年的收入也大幅攀升,遠超去年的1萬億新臺幣。
 
  臺積電最早是從2微米、3微米開始做,如今在10nm之后,最新7nm工藝也已量產(chǎn)出貨,蘋果新推出的A12仿生處理器就是由臺積電獨家代工制造。與之前的10nm FinFET制程相比,7nm FinFET實現(xiàn)1.6倍的邏輯密度,20%的速度提升,以及40%的功耗減少。在7nm技術(shù)路線的選擇上,臺積電務實地在第一代放棄EUV(極紫外光刻),同時上馬整合扇出封裝技術(shù)提升可靠度,最終使得自己的進度事實超越三星,從而贏下包括華為、AMD、蘋果等一眾關(guān)鍵客戶。
耗資2.5億美元的臺積電5nm技術(shù),到底有哪些不同?
  EUV加持,第二代7nm又甩開老對手三星一個山頭
 
  半導體先進制程進到10納米之下,微縮技術(shù)更加復雜,牽扯設計已經(jīng)不止電路線設計,還有光刻、晶體管架構(gòu)與材料等等,也讓EUV極紫外光光刻成為關(guān)鍵技術(shù)。過去半導體生產(chǎn)使用波長193納米的深紫外(DUV)曝光,但制程發(fā)展到130納米時便有行業(yè)人士提出,需用極紫外(EUV)光刻。
 
  EUV成為7納米的關(guān)鍵技術(shù),也是臺積電、三星兩大廠商技術(shù)競逐的節(jié)點。材料供應商分析指出,導入EUV制程可以減少30個掩膜,至少能省下一個月的制程時間,進一步探討EUV的技術(shù)脈絡,為了要制造出EUV的波長電漿,必須將錫融化之后,用每秒約5萬顆頻率滴在真空腔體中,然后用激光以每秒10萬次發(fā)射頻率將液態(tài)錫蒸發(fā)成電漿,以產(chǎn)生EUV所需要的波長,因此激光所需要的功率以及轟擊錫珠精準度,就成為EUV制程技術(shù)的“bottleneck”。
耗資2.5億美元的臺積電5nm技術(shù),到底有哪些不同?
  在第二代7nm工藝(CLNFF+/N7+),臺積電將首次應用EUV,不過僅限四個非關(guān)鍵層,以降低風險、加速投產(chǎn),也借此熟練掌握ASML的新式光刻機Twinscan NXE。相較于第一代7nm DUV,第二代7nm EUV具體改進程度公布得并不多,臺積電只說能將晶體管密度提升20%,同等頻率下功耗可降低6-12%。
 
  面對咄咄逼人的臺積電,三星也在全力以赴,正在開發(fā)自己的InFO封裝技術(shù),并宣稱將在下半年量產(chǎn)7nm EUV。不過,在良品率和質(zhì)量上,三星7nm EUV工藝仍存在風險。如今,臺積電在7nm EUV工藝上成功完成流片,證明了新工藝新技術(shù)的可靠和成熟,為后續(xù)量產(chǎn)打下了堅實基礎(chǔ),同時也進一步拉開了與競爭對手三星之間的差距。
 
  全程EUV!5nm將于明年四月風險試產(chǎn)
 
  根據(jù)《EETimes》報導指出,就在臺積電積極發(fā)展的第2代采用EUV技術(shù)的7納米制程開始進行投片同時,更新一代全程采用EUV技術(shù)的5納米制程也將于2019年的第2季進行風險試產(chǎn)。而且,臺積電也已經(jīng)與包括Cadence在內(nèi)的4家合作伙伴達成協(xié)議,共同支持后段芯片設計的線上服務工作,以借由云端的服務的機制,縮短芯片設計時間,并且進一步擴大芯片設計工具的范圍。
耗資2.5億美元的臺積電5nm技術(shù),到底有哪些不同?
  報導指出,相較于第二代使用EUV技術(shù)的7納米制程可以處理4片掩膜來說,臺積電的5納米制程將可一次處理14片掩膜,降低生產(chǎn)掩膜的成本。另外,臺積電還以Arm A72核心進行生產(chǎn)測試,5納米制程所生產(chǎn)的芯片,將達到14.7%~17.7%的速度提升,以及減少1.8%~1.86%的芯片面積。號稱可比初代7nm工藝晶體管密度提升80%,從而將芯片面積縮小45%,還可以同功耗頻率提升15%,同頻功耗降低20%。
 
  臺積電指出,雖然制程技術(shù)節(jié)點的提升,能為芯片中增加更多的晶體管,但是卻也帶來生產(chǎn)成本的大幅提升。其中,5納米制程中包括人工與知識產(chǎn)權(quán)的授權(quán)費用,其加起來的總合成本將高達2到2.5億美元,比7納米制程的1.5億美元大幅成長,而這也會是未來發(fā)展半導體制程,門檻越來越高的原因。
 
  在聯(lián)電與格芯相繼擱置7納米及其以下先進制程的研發(fā)之后,目前在先進制程研發(fā)的路上僅剩下臺積電、三星、英特爾等少數(shù)公司。只是,英特爾在10納米制程節(jié)點上遭遇瓶頸,預計要到2019年底才會推出的情況下,在先進制程的這條路上,也只有三星能看見臺積電的尾燈了。
 
  至此,臺積電在晶圓代工行業(yè)的老大哥地位坐實,而唯一有競爭力的三星想要超車也難乎其難。
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